Thiết kế và triển khai giải pháp DFT, scan insertion, MBIST và mô phỏng kiểm thử cho vi mạch.
Yêu cầu
Bằng B.Tech/M.Tech và 2 đến 10 năm kinh nghiệm chuyên sâu về DFT
Kinh nghiệm thực hành scan insertion, tối ưu ATPG coverage và mô phỏng pattern
Kinh nghiệm thực tế về MBIST insertion, verification và pattern generation
Kinh nghiệm sử dụng SpyGlass để sửa lỗi DFT DRC ở mức RTL
Nắm rõ giao tiếp ATE, ngôn ngữ tester hand-off (TDL/Verilog) và test procedures
Trách nhiệm
Chèn scan, cải thiện độ phủ ATPG, tạo và mô phỏng pattern kiểm thử
Chèn MBIST, kiểm chứng và tạo pattern MBIST
Giải quyết lỗi DFT DRC ở mức RTL bằng SpyGlass
Điều khiển và chỉnh sửa test procedure cho ATE, làm việc với các nhóm tại Ấn Độ
Có thì tốt
Hiểu biết chức năng và tích hợp TAP controllers cùng JTAG
Kinh nghiệm Post Silicon Debug trên Tester
Tóm tắt bằng AI từ JD gốc, đọc JD gốc trước khi ứng tuyển.
Job Summary
B.Tech./M.Tech with 2 to 10 years of experience exclusively in DFT.
Hands-on experience to do scan insertion, ATPG coverage improvement, Pattern Generation/Simulation. Should have expertise on Simulation debug No-timing/Timing.
Hands-on Experience to do MBIST Insertion, Verification, Pattern generation. Thorough with Diagnostics and Repairability concepts.
Spy Glass experience to resolve DFT DRC at RTL stage is a must.
Good to have functional & integration knowledge of TAP controllers and JTAG
Must be aware of interface to ATEs, tester hand-off languages/TDL/Verilog and must know to drive/modify test procedures. Desirable to have experience in Post Silicon Debug on Tester.
Good at Communication. Compatible to work with India teams.
Key Responsibilities
B.Tech./M.Tech with 2 to 10 years of experience exclusively in DFT.
Hands-on experience to do scan insertion, ATPG coverage improvement, Pattern Generation/Simulation. Should have expertise on Simulation debug No-timing/Timing.
Hands-on Experience to do MBIST Insertion, Verification, Pattern generation. Thorough with Diagnostics and Repairability concepts.
Spy Glass experience to resolve DFT DRC at RTL stage is a must.
Good to have functional & integration knowledge of TAP controllers and JTAG
Must be aware of interface to ATEs, tester hand-off languages/TDL/Verilog and must know to drive/modify test procedures. Desirable to have experience in Post Silicon Debug on Tester.
Good at Communication. Compatible to work with India teams
